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Appendix A: LVDS
LVDS Receive Connectors
Table A-4 lists the connections for LVDS receive connector #1 (P74), Table A-5 lists the
connections for LVDS receive connector #2 (P6), and Table A-6 lists the connections for
LVDS receive connector #3 (P3). These connectors and their associated FPGA banks are
detailed on ML550 0381218 schematic pages 9, 10, and 11.
The clock divider U17 connections are shown in Table A-5 and associated with P6 on
schematic page 10. The multiply and divide circuitry (detailed on schematic sheet 12) is
discussed in “LVDS Connectors,” page 28 .
R
Table A-4:
LVDS Receive Connector #1 (P74)
P74
Pin #
1
2
3
4
5
6
7
8
9
10
11
RX Signal Name
LVDS_DATAIN_00P
LVDS_DATAIN_01P
LVDS_DATAIN_00N
LVDS_DATAIN_01N
GND
GND
LVDS_DATAIN_02P
LVDS_DATAIN_03P
LVDS_DATAIN_02N
LVDS_DATAIN_03N
GND
U9
Pin #
H30
F31
G31
E31
U25
J30
T25
J31
U9
Bank #
15
15
15
15
15
15
15
15
P74
Pin #
45
46
47
48
49
50
51
52
53
54
55
RX Signal Name
GND
GND
LVDS_DATAIN_16P
LVDS_DATAIN_17P
LVDS_DATAIN_16N
LVDS_DATAIN_17N
GND
NC
LVDS_DATAIN_18P
NC
LVDS_DATAIN_18N
U9
Pin #
U30
H29
T30
J29
G30
F30
U9
Bank #
15
15
15
15
15
15
15
12
GND
56
GND
13
14
15
16
17
18
19
20
21
22
23
24
25
26
LVDS_DATAIN_04P
LVDS_DATAIN_05P
LVDS_DATAIN_04N
LVDS_DATAIN_05N
GND
GND
LVDS_DATAIN_06P
LVDS_DATAIN_07P
LVDS_DATAIN_06N
LVDS_DATAIN_07N
GND
GND
LVDS_DATAIN_CLKCAP_08P
LVDS_DATAIN_CLKCAP_09P
U26
R26
T26
R27
L29
U27
K29
U28
M31
P31
15
15
15
15
15
15
15
15
15
15
57
58
59
60
61
62
63
64
65
66
67
68
69
70
NC
NC
NC
NC
GND
GND
NC
NC
NC
NC
GND
GND
NC
NC
56
www.xilinx.com
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
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